SEMIANALYSIS · WAFER-SCALE INFERENCE
Cerebras 公布了 CS-4 — 第四代机柜,围绕的还是同一块 WSE-3 晶圆。 时钟、内存带宽、I/O 全翻倍；token/s/user 也翻倍；44 GB SRAM 没动。 这是一场架构层面的胜利,也是一场物理层面的赌局。
WSE-3 没换,功耗和冷却扛得更狠,于是时钟频率翻倍。所有性能数字的源头都在这里。
把电源和计算拆开,做成可插拔的「backpack」模块。机柜里从两片晶圆升到三片,部署更轻。
44 GB SRAM 的天花板由晶圆本身决定。CS-4 把 I/O 模块开放化,准备和 AMD / AWS Trainium 一起做解耦推理。
§ 01 · 同一片晶圆,两倍时钟
CS-4 用的还是 5nm WSE-3,跟 CS-3 一模一样的晶圆。Cerebras 没有换工艺, 而是把更多功率灌进去、冷却做得更狠、时钟频率直接翻倍。 于是内存带宽、峰值 FLOPs、I/O 全部跟着翻倍。
| 规格 | CS-3 | CS-4 |
|---|---|---|
| Dense FP16 | 15.6 PFLOPs | 30.3 PFLOPs |
| Sparse FP16 | 125 PFLOPs | 250 PFLOPs |
| SRAM 容量 | 44 GB | 44 GB |
| 内存带宽 | 21.6 PB/s | 43.2 PB/s |
| 片上 fabric | 26.7 PB/s | 53.4 PB/s |
| 片外 I/O | 1.2 Tb/s | 2.4 Tb/s |
→ 数据来源:SemiAnalysis Spec Sheet · CS-3 → CS-4 全部 ×2 · 唯独 SRAM 容量没动
§ 02 · 背包式机柜
CS-4 的头条改动不在晶圆上,而在机柜结构。 Cerebras 把整面机柜拆成前后两半:前半身是电源模块,后半身是计算模块, 每个「backpack」独立封装一片 wafer。机柜里从两片 wafer 升到三片, 部署从工厂搬到了现场。
§ 03 · 网络升级
翻倍不只是数字游戏 — 新的 Wafer I/O 模块把片外通讯从 1.2 Tb/s 拉到 2.4 Tb/s, 新一代 FPGA 把 2 层 fat-tree 延迟从 5μs 压到 3μs, wafer-to-wafer 直连再降到 2μs。 对手们在讲纳秒,这是相对意义上的「超快」。
1.2 → 2.4 Tb/s,新的 Wafer I/O FPGA 卡把 Cerebras 私有协议转成标准以太网。
5μs → 3μs(fat-tree,Arista 以太网),新的低延迟包处理流水线。
3μs → 2μs,FPGA 自带交换能力,可配置跳过 switch 直达目标 wafer。
I/O 模块是现场可升级的 — 不用重做机箱就能换新一代网络标准。这让 CS-4 更好地对接 AWS EFA / Trainium 做解耦推理。
对手们报的都是纳秒级全延迟 — 微秒级 wafer 网络是真实进步,但在并行策略上(EP / ETP)它仍是瓶颈。
§ 04 · 一个 2,000× 的数字
Cerebras 的最爱数字是 43 PB/s 片上内存带宽,市场宣传上写成「约 Nvidia Rubin 的 2,000 倍」。 这是 marketing 的金句,也是技术上的真实。问题在于 — 从带宽到「用户能感知到的快」, 之间还有一段路。
§ 05 · 用户能感知的快
Cerebras 自己说 CS-4 比 GPU「up to 30×」更快;SemiAnalysis 认为实际是 20–40×。 因为真正落到用户面前的数字是 4,000 tok/s/user,而 Blackwell GPU 在合理并发下大约 100 tok/s/user。 这才是「ultrafast tier」的故事。
这是 wafer-scale 真正的卖点 — 不是峰值 FLOPs,而是在合理并发下,每秒能给单个用户吐多少 token。 GPU 在另一个极端上:更多并发、更低单用户延迟,但单用户 tok/s/user 始终卡在三位数。
§ 06 · 44 GB SRAM 的天花板
44 GB SRAM 是晶圆本身决定的 — 比特单元就那么多,跟功耗/冷却无关。 跑一个 1.6T 参数的 DeepSeek V4 Pro,在 1M 上下文窗口下,你需要约 20 片 wafer; 想支持 256 路并发,就是 40 片 wafer。 这是 wafer-scale 与生俱来的物理约束。
KV Cache 的内存占用跟并发用户数 × 上下文长度成正比 — 这是一条远比模型参数本身更难满足的曲线。 长上下文 + 高并发,才是 wafer-scale 真正撞墙的地方。
§ 07 · 把赌注押在解耦推理
CS-4 的另一面赌注是异构解耦推理 — 跟 AMD、AWS Trainium 合作,让 wafer 当 decode 芯片, HBM 系统当 prefill / 注意力缓存。 Cerebras 公开支持 AFD(attention-feedforward disaggregation), 也有传统的 PDD(prefill-decode disaggregation)。
AMD 的 MI 系列 XPU 提供 prefill 阶段的 HBM 算力,KV Cache 缓存在 HBM。
Cerebras 把 AWS EFA NIC 接到 CS-4 上,让 wafer 直接跟 Trainium2 服务器通讯 — 这是为 AWS 定制的解耦。
PDD(传统 prefill / decode 拆分)+ AFD(注意力和 FFN 在不同芯片上)。两种 Cerebras 都支持。
GPU / TPU 机群可以在用户负载变化时动态调 prefill vs decode 的比例;Cerebras 的 wafer 机群不能。5 年机柜寿命里,某天单一 P:D 比不可能一直最优。
§ 08 · 并行策略
因为 WSE 的 SRAM 装不下完整模型权重,Cerebras 一直把赌注压在流水线并行上。 CS-4 上的所有 MoE 专家都单独坐在一片 wafer 上,交错排列。 到目前为止,即使是 GPT 5.6 Sol 这种前沿模型,也不需要把单个专家分到多片 wafer 上。
每片 wafer 装一层或一组层,数据沿流水线推下去。比 GPU 的张量并行 / 专家并行更省电、更便宜 — 前提是模型能塞下。
每个 MoE 专家整块存在一片 wafer 内的 SRAM。因为模型总专家数 < SRAM 容量,不必切分。
下一代硅才会让单专家超过 44 GB — 那时才需要 wafer-to-wafer 专家并行,而 2μs 直连到那时才真正派上用场。
OpenAI 等客户现在跑 5.6 Sol 时,会选择256k 上下文而不是完整的 1M — 因为省下来的 KV Cache 内存,可以让并发用户翻倍。 这是 wafer 客户的实际取舍。
§ 09 · 路线图: Nexus 与 CS-5
Cerebras 已经和下一代 wafer 引擎同时设计新一代机柜平台 Nexus。 CS-4 的机柜机械结构大概率沿用进下一代,只换 wafer。目标:每年 2× 性能, 到 2027 年达到 20× 当前吞吐。
在可靠性侧,Cerebras 在解决 wafer tray 现场更换的运维难题,继续投入错误恢复、 tray 级冗余、单晶圆上核心与通道之间的良率收割。 这些不像 2,000× 那样上头条,却是 wafer-scale 真正能跑起来的前提。
余响
一片晶圆、两次翻倍、
44 GB SRAM 仍是天花板。
CS-4 的赌注是 —
客户愿意为速度付双倍。
Cerebras's Next Generation CS-4: Fast Just Got Faster · Myron Xie, Bryan Shan, Wega Chu, Jordan Nanos, Dylan Patel · SemiAnalysis · 2026.08.18